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　　简单来说✿✿，就是先做芯片整体设计（功能✿✿、接口✿✿、模块）✿✿，再做各个模块的设计✿✿。做模块设计的时候✿✿，先设计逻辑原理（写代码）✿✿，然后再用EDA工具转化为逻辑电路图（网表）✿✿，最后再设计物理电路图（版图）✿✿。

　　这不是领导拍脑袋决定的✿✿，而是需要芯片设计团队和客户（甲方）以及利益相关方进行充分沟通✿✿，了解具体设计需求之后确定的✿✿。

　　需求包括✿✿：到底要实现什么功能✿✿，用于什么环境✿✿，算力✿✿、成本✿✿、功耗大概是多少✿✿，需要提供哪些接口✿✿，需要遵循什么安全等级✿✿，等等✿✿。

　　架构工程师要根据规格Spec✿✿，设计具体的实现方案✿✿。包括但不限于✿✿：整个芯片的架构✿✿、业务模块✿✿、供电✿✿、接口✿✿、时序✿✿、性能指标✿✿、

　　如果芯片主要用于通用计算和数据处理✿✿，冯・诺依曼架构可能是一个合适的选择✿✿。如果侧重于高速的数据处理和实时性要求高的应用✿✿，如数字信号处理或一些特定的嵌入式系统✿✿，哈佛架构可能更具优势✿✿。

　　架构师还要确定哪些功能可以用软件实现✿✿，哪些部分需要用硬件实现✿✿。上篇小枣君介绍过IP核✿✿，哪些部分要采购IP核✿✿，哪些部分自己做✿✿，也是由架构师决定的✿✿。

　　针对各模块进行具体的电路设计✿✿。他会使用专门的硬件描述语言（Verilog或VHDL）✿✿，对具体的电路实现进行RTL（Register Transfer Level✿✿，

　　Verilog作为一种常用的硬件描述语言✿✿，能够对电路（系统）进行多层次描述✿✿，包括系统级✿✿、算法级菊内留香肉肉✿✿、寄存器传输级（RTL级）✿✿、门级和开关级✿✿。在数字IC设计流程中✿✿，RTL级描述最为关键和常用✿✿。因此✿✿，Verilog代码也常被称作RTL代码✿✿。

　　需要注意的是✿✿，HDL编码需要结合晶圆厂提供的库（libaray）和器件（device）等基础资源来设计✿✿。有些芯片设计工程师也会基于晶圆厂提供的资源✿✿，进行底层优化设计✿✿。

　　这一步的仿真验证✿✿，主要包括电路逻辑功能方面的验证✿✿，也就是证明设计的功能是否符合设计规格中的定义✿✿，是否存在逻辑实现错误✿✿。

　　如果发现错误✿✿，就需要返回上一步菊内留香肉肉✿✿，进行修改✿✿，甚至要返回方案设计阶段进行修改✿✿。修改之后✿✿，再重新进行验证✿✿。

　　验证方法包括✿✿：（借助工具）通过在搭建的验证环境中输入激励（就是加输入信号）✿✿，然后看检测输出波形是否和预期一样BET9官方网站BET9官方网站✿✿，以此来进行判断✿✿。

　　验证仿真的工具主要包括VCS✿✿、Qustasim等EDA工具（进行编译和仿真）✿✿，以及Verdi等工具（进行debug）✿✿。

　　优化✿✿：逻辑综合需要设定约束条件✿✿，也就是希望逻辑综合出来的电路在面积✿✿、时序✿✿、时延等（PPA）目标参数上达到的标准✿✿。优化✿✿，是根据约束条件和工艺库（由晶圆厂提供）参数菊内留香肉肉✿✿，进行逻辑结构调整✿✿，去掉冗余单元✿✿，以此满足要求✿✿。

　　需要注意的是✿✿，不同晶圆厂的工艺库✿✿，门电路基本标准单元（standard cell）的面积✿✿、时序参数是不一样的✿✿。所以✿✿，选用的库不一样✿✿，综合出来的电路在面积✿✿、时序上就不一样✿✿。

　　Static Timing Analysis✿✿，STA）✿✿，也属于验证的范畴✿✿，主要是在时序上对电路进行验证✿✿。

　　具体来说✿✿，是在不提供激励的情况下✿✿，验证设计时序特性✿✿，检查电路是否存在建立时间（setuptime）和保持时间（holdtime）的违例（violation）

　　电子设备由时钟信号驱动✿✿，如果时序存在问题✿✿，各个模块之间的工作节奏就会错乱✿✿，影响各个元件以及整个芯片的工作频率✿✿，进而影响整体性能✿✿。

　　在数字电路中✿✿，一个寄存器如果出现前面说的违例✿✿，就无法正确采样数据和输出数据✿✿。所以✿✿，以寄存器为基础的数字芯片功能✿✿，就会出现问题✿✿。

　　通过详细的时序分析✿✿，工程师可以更好地控制工程的各个环节✿✿，从而减少延迟✿✿，尽可能地提升芯片的工作频率BET9官方网站✿✿。

　　芯片的最高工作频率由网表（netlist）的关键路径决定✿✿。关键路径是网表中信号传播时延的最长路径✿✿。

　　在时序分析的过程中✿✿，我们可以查看目标模块是否满足预设的约束条件✿✿。如果不满足✿✿，分析结果将帮助我们精确地定位到问题点✿✿，并给出详细的改进建议✿✿。

　　时钟信号存在抖动✿✿、偏移和占空比失真等缺陷✿✿。通过时序分析✿✿，我们可以有效地验证这些缺陷对目标模块性能的影响✿✿。

　　在前端设计的最后阶段✿✿，需要完成代码覆盖率的充分性审查✿✿。对于未达到100%覆盖率的情况✿✿，需要给出合理解释✿✿，以确保芯片功能不受影响菊内留香肉肉✿✿。

　　不同的EDA工具✿✿，生成的网表文件的文件格式也不太一样✿✿。例如*.v（Design Compiler✿✿，Synopsys公司）✿✿、*.vh（PKS菊内留香肉肉✿✿，Cadence公司）和*.edf（Synplify

　　现在的芯片都很复杂✿✿，出现问题的话✿✿，往往很难查找原因✿✿。可测试性设计就是为将来找问题进行提前考虑✿✿。

　　Scan-In阶段加载激励信号✿✿，在Capture阶段捕获组合逻辑响应✿✿，最终通过Scan-Out移出比对✿✿，就能得出结果✿✿。

　　可测性设计技术的基础评价指标包括可控性和可观测性✿✿。具体情况可以另行搜索网上资料✿✿，限于篇幅就不多介绍了✿✿。

　　它需要考虑到元件的尺寸菊内留香肉肉✿✿、形状✿✿、相互之间的间距✿✿，以及连线的长度和宽度等各种复杂因素✿✿。布局的好坏✿✿，直接影响到芯片的信号抗干扰能力✿✿、寄生电容和电感的大小✿✿，决定了芯片的整体性能和可靠性✿✿。

　　好的物理布局✿✿，是要实现空间利用率✿✿、总线长度✿✿、时序的完美平衡✿✿。也就是说✿✿，空间利用率要尽量高✿✿，总线要尽量短BET9官方网站✿✿，时序要尽量收敛✿✿。

　　设计者需要根据电路的功能和性能要求✿✿，以及硅片的尺寸和工艺约束✿✿，来安排电路元件的位置✿✿。例如✿✿，设计者可能需要将高速或者热敏感的电路部分放在芯片的中心位置✿✿，以便获得更好的性能和热分布✿✿。

　　在布局规划的过程中✿✿，同样要紧密结合晶圆厂的资料来✿✿。例如✿✿，晶圆厂提供的PDK（Process Design Kit✿✿，工艺设计套件）✿✿。

　　PDK包含了工艺相关的各种参数和模型✿✿，比如晶体管尺寸✿✿、层间距✿✿、金属氧化层厚度等✿✿，就连线宽✿✿、线距等设计规则都与之相关BET9官方网站✿✿。如果脱离PDK✿✿，你设计的东西✿✿，人家根本生产不了菊内留香肉肉✿✿，就是白搭✿✿。

　　前面说了✿✿，时钟信号在数字芯片中起到了全局指挥的作用✿✿。我们在布放时钟线的时候✿✿，需要对称式地连接到各个寄存器单元✿✿，从而使时钟从同一个时钟源到达各个寄存器时✿✿，时钟延迟差异最小✿✿。（

　　这里的布线（Routing）BET9官方网站✿✿，就是普通信号布线了✿✿，包括各种标准单元（基本逻辑门电路）之间的走线✿✿。

　　在满足工艺规则和布线层数限制✿✿、线宽✿✿、线间距限制和各线网可靠绝缘的电性能约束条件下✿✿，需要对信号线进行合理规划✿✿，将各单元和I/O pad（输入/输出焊盘管脚）连接起来✿✿。

　　设计者需要根据信号的频率和时序要求✿✿，以及工艺的布线规则✿✿，来安排信号线的路径和层次✿✿。例如✿✿，设计者可能需要使用多层金属线来实现复杂的信号交叉✿✿，或者使用特殊的布线技术来降低信号的传播延迟✿✿。

　　图中✿✿，我们可以清晰地看到蓝✿✿、红✿✿、绿✿✿、黄等不同色彩的区域✿✿，这些色彩区域分别对应着不同的光掩模版（后面会说✿✿，芯片制造篇也提到过）✿✿。

　　导线本身的电阻✿✿、相邻导线间的互感及耦合电容等因素（寄生参数）✿✿，会在芯片内部引发信号噪声菊内留香肉肉✿✿、串扰和反射等问题✿✿，导致

　　在电路的每个单元位置和各项参数都已确定的情况下✿✿，需要再次进行静态时序分析✿✿，以确保结果的准确性✿✿。

　　它是在物理布局完成后进行✿✿，通过注入实际物理参数（如延时✿✿、寄生效应）✿✿，验证芯片在真实工艺条件下的时序BET9官方网站✿✿、功耗及信号完整性✿✿，确保设计可制造且可靠

　　时序验证前面说过✿✿，是检查建立时间（Setup Time）✿✿、保持时间（Hold Time）是否满足✿✿，避免信号竞争✿✿、毛刺等问题✿✿。

　　LVS（Layout vs. Schematic）✿✿：版图对原理图一致性检查✿✿，就是版图与逻辑综合后的门级电路图的对比验证✿✿。

　　DRC（Design Rule Checking）✿✿：版图设计规则检查✿✿，检查连线间距✿✿，连线宽度等是否满足工艺要求✿✿。规则通常都由晶圆厂提供✿✿，确保设计在制造过程中不会出现物理上的问题✿✿，例如短路✿✿、开路✿✿、间距不足等✿✿。

　　ERC（Electrical Rue Checking）✿✿：电气规则检查✿✿，检查短路和开路等电气规则违例✿✿。

　　功耗分析是确保芯片性能（Performance）✿✿、功耗（Power）和面积（Area）（简称PPA）平衡的核心环节✿✿。

　　它其实贯穿于芯片设计的整个流程✿✿，在前面我们也有提到相关流程✿✿。它的两大任务是分析IR drop（电压降）和EM（电迁移）✿✿，防止因此导致的芯片失效✿✿。

　　也就是局部修改单元位置或布线✿✿，解决STA或后仿真发现的违例问题✿✿。通过工程变更✿✿，可以避免重新设计✿✿。

　　对于目前越来越复杂的工艺✿✿，实现签核收敛（即所有检查均通过）变得越来越困难✿✿。这主要是因为多种物理效应（如工艺偏差OCV✿✿、信号完整性SI✿✿、电源完整性PI✿✿、热效应等）之间存在复杂的相互作用✿✿。

　　因此✿✿，签核工具需要具备更精确的建模能力✿✿、更全面的分析功能✿✿，并且常常需要AI的辅助来加速分析和收敛过程✿✿。

　　以上✿✿，就是后端设计的主要流程✿✿。在实际项目中✿✿，其实还包括了附加流程✿✿，例如填充单元插入✿✿，以及随着制造工艺不断演进产生的DFM（可制造性设计）等✿✿。大家有兴趣可以另外研究✿✿。

　　因为在上世纪七八十年代✿✿，芯片的设计数据都是写到磁带或者胶片里传给工厂✿✿。设计团队将数据写入磁带✿✿，叫Tape in✿✿。工厂读取磁带的数据✿✿，叫Tape out✿✿。随着时间的推移✿✿，磁带早已不用了✿✿，但是这个叫法一直沿用了下来✿✿。

　　Ⅱ版图文件✿✿，对涂有光刻胶的空白掩膜版进行非接触式曝光✿✿。这个步骤将照射掩膜版上预先设定的图形区域✿✿，引发光刻胶的光化学反应✿✿。

　　3✿✿、采用铬刻蚀液进行湿法刻蚀✿✿，将暴露的铬层刻蚀掉✿✿，以形成透光区域✿✿。同时✿✿，受光刻胶保护的部分铬层则得以保留✿✿，从而形成不透光区域✿✿。

　　如果成功✿✿，那就congratulations✿✿！如果失败✿✿，就要评估能不能降级使用✿✿。如果不能✿✿，那就要么砸钱重来✿✿，要么宣告放弃✿✿！九州✿✿，KU酷游娱乐平台✿✿。KU酷游平台✿✿，